新격전지로 떠오른 ‘PLP’
TSMC, ‘CoWoS’ 병목현상 문제
대안으로 PLP 분야 연구 본격화
먼저 진출한 삼성이 기술력 앞서
"반도체 패키징 판도 바꿀 것" 선언
TSMC, ‘CoWoS’ 병목현상 문제
대안으로 PLP 분야 연구 본격화
먼저 진출한 삼성이 기술력 앞서
"반도체 패키징 판도 바꿀 것" 선언
■‘패키징 독주’ TSMC, PLP 본격 연구
24일 외신과 반도체업계에 따르면 TSMC는 최근 기존의 원형 웨이퍼 대신 직사각형 인쇄회로기판(PCB)을 활용한 팬아웃(FO)-PLP 등 PLP 관련 연구에 돌입했다. PLP는 웨이퍼보다 직사각형 기판을 활용하면 면적이 더 넓어 더 많은 칩을 배치할 수 있고, 버려지는 가장자리 부분도 줄일 수 있어 생산 효율성을 크게 높일 수 있다는 장점이 있다.
닛케이아시아는 "TSMC의 연구가 아직 초기단계로 양산엔 수년이 걸릴 것으로 예상된다"면서도 "직사각형 PCB 활용에 회의적이었던 TSMC가 연구에 뛰어들면서 '중요한 기술적 변화'로 읽힌다"고 평가했다.
TSMC가 PLP 관련 연구에 나선 이유는 자사의 고유 패키징 기술인 '칩 온 웨이퍼 온 서브스트레이트(CoWoS)'의 고질적인 병목현상 때문인 것으로 해석된다. 엔비디아의 AI 반도체를 생산을 위해 CoWoS 패키징이 필수적이다. CoWos는 수평뿐 아니라 수직으로도 칩과 기판을 연결하는 공정으로 기존 패키징 기술보다 집적도가 더 높아져 속도나 전력 성능 향상은 물론 공간도 절약된다. CoWoS 공정을 독자 개발한 TSMC는 관련 특허와 물량을 현재 독점 중이다.
시장조사업체 IDC에 따르면 엔비디아가 AI 반도체 주문을 소화하기 위해서는 TSMC의 CoWos 생산능력 가운데 절반이 필요하지만, 실제로는 3분의 1가량만 확보한 상태다. TSMC는 올 연말까지 이 공정의 생산 능력을 2배 이상 늘리겠다는 계획이다. 하지만, 엔비디아 외에도 AMD와 브로드컴 등 팹리스(반도체 설계전문 업체)들이 TSMC의 CoWos 물량을 차지하기 위해 경쟁 중이라 녹록지 않다는 전망이다. 또, CoWos 패키징 공장 건설 예정지인 대만 서남부 자이현 타이바오 지역에 유적이 발견되면서 관련 규제에 따라 이달 초부터 건설을 진행하지 못하는 점도 병목현상을 더욱 심화시킬 것이란 분석이다.
■먼저 뛰어든 삼성, 판 뒤집을까
CoWoS의 병목현상 심화로 FO-PLP를 비롯한 PLP 기술이 대안으로 떠올랐다. 대만 디지타임스는 업계에서 입수한 정보를 인용해 "엔비디아가 TSMC의 패키징 공급 제약에 맞춰 서버용 AI 반도체에 FO-PLP 기술 채택을 계획하고 있다"고 보도했다. 대만의 시장조사업체인 트렌드포스는 "PLP가 TSMC, 삼성전자, 인텔 3사의 새로운 전장으로 떠올랐다"고 평가했다.
삼성전자는 PLP 연구·개발(R&D)에 먼저 뛰어든 상태다. 2019년 삼성전기로부터 PLP 사업을 7850억원에 인수한 삼성전자는 PLP분야에서 TSMC보다 앞서있다. 지난 3월 주주총회 당시 경계현 전 삼성전자 반도체(DS)부문장(사장)은 "AI 반도체 다이(회로가 제작된 사각형 조각)가 보통 600㎜ x 600㎜나 800㎜ x 800㎜로 크기 때문에 PLP와 같은 기술이 필요하다"면서 "삼성전자도 개발 중이고, 고객사들과 협력도 하고 있다"고 설명한 바 있다. 삼성전자는 모바일이나 웨어러블 장치와 같이 저전력의 메모리 집적화가 필요한 애플리케이션을 위해 FO-PLP를 제공 중이다. 이어 자사의 2.5차원(D) 패키지 기술인 아이큐브(I-Cube)를 PLP까지 확대 적용할 계획인 것으로 전해진다.
인텔은 업계 최초로 차세대 첨단 패키징을 위한 유리기판 솔루션을 2026~2030년 사이 양산할 예정이다.
업계 관계자는 "당장 패키징에 있어 CoWos가 PLP로 대체되기엔 어려울 것"이라면서도 "FO-PLP를 비롯한 PLP가 미래 패키징 시장의 게임체인저로 떠오를 것을 대비해 국내 반도체업계의 선제적인 투자와 R&D 역량 강화가 필요하다"고 말했다.
rejune1112@fnnews.com 김준석 기자
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